El fallo que no vio la sonda
En marzo de 2026 revisamos una pre-serie de 240 PCBA industriales con FPGA BGA de 484 bolas, memoria DDR3, Ethernet y solo 62 % de acceso físico a redes críticas. El plan DFT con puntos de test cubría alimentación, reset y buses lentos, pero no podía tocar muchas señales debajo del BGA. Flying probe encontró 3 cortos y 2 resistencias mal cargadas; JTAG boundary scan encontró 11 fallos adicionales de continuidad entre FPGA, flash y transceptor.
La lección no fue "use JTAG siempre". La lección fue más precisa: boundary scan funciona cuando el diseño lo prepara antes del layout. En el segundo giro añadimos conector TAP de 10 pines, cadena documentada, resistencias de pull correctas, BSDL verificado y fixture combinado con ICT. El tiempo de diagnóstico bajó de 38 minutos a 9 minutos por unidad fallida.
Si está comparando opciones de fabricación, también conviene revisar nuestro servicio de fabricación de PCB, el servicio de montaje PCBA y el calculador de PCB para validar costes, stack-up y viabilidad antes de liberar producción.
Este artículo está escrito para ingenieros de hardware, NPI y compras técnicas que ya fabrican montaje PCBA con BGA, FPGA, MCU complejos o acceso limitado. La compra está entre prototipo y DVT, justo cuando todavía se puede decidir si boundary scan entra en el diseño o queda como una idea imposible después de fabricar.
"JTAG boundary scan no es una estación mágica al final de línea. Es una decisión de diseño: si no reserva TAP, cadena, BSDL y estados seguros, la prueba llega tarde." — Hommer Zhao, Fundador & Experto Técnico
Background: qué problema resuelve boundary scan
JTAG boundary scan resuelve el problema de acceso cuando una PCBA densa no permite sondas físicas suficientes. La arquitectura de boundary scan, asociada a IEEE 1149.1, coloca celdas de prueba en pines de circuitos integrados compatibles para conducir y leer señales sin tocar cada nodo con una aguja [1]. Eso ayuda especialmente en BGA, fine-pitch, módulos HDI y placas con blindajes.
El problema aparece cuando el equipo espera que ICT o flying probe cubran todo. ICT necesita cama de clavos y pads accesibles; flying probe evita fixture, pero sigue necesitando contacto físico y tarda más en producción [3][4]. Boundary scan usa los dispositivos compatibles como "sondas virtuales", aunque no mide capacitores analógicos ni reemplaza inspección de soldadura bajo criterio IPC-A-610.
Para un producto con 100 a 2.000 unidades al año y un BGA central, la pregunta correcta no es si JTAG es moderno. La pregunta útil es qué redes críticas quedan sin cobertura si solo usa AOI, rayos X, ICT, flying probe y prueba funcional.
Role: cómo lo evalúa un ingeniero de fábrica senior
Un ingeniero de fábrica con más de 15 años no empieza preguntando por la herramienta JTAG. Empieza por la matriz de cobertura: qué defectos debe encontrar cada etapa y cuánto cuesta aislarlos. En una línea real, SPI y AOI controlan proceso SMT, rayos X revisa soldadura oculta, ICT mide componentes y boundary scan confirma interconexiones digitales inaccesibles.
El criterio de aceptación también debe separarse. IPC-J-STD-001 gobierna materiales y proceso de soldadura; IPC-A-610 define aceptabilidad visual del ensamble electrónico; IEEE 1149.1 describe el acceso boundary scan; IPC-9252 suele usarse como referencia de documentación y cobertura para prueba eléctrica de ensambles. Ningún estándar, por sí solo, libera toda la PCBA.
La revisión madura pregunta por BSDL disponible, longitud de cadena, dominios de tensión, control de reset, estado de pines durante prueba y riesgo de dañar cargas externas. Si esas respuestas no existen antes del layout, el proveedor solo podrá añadir una prueba parcial.
Objective: decidir si JTAG debe entrar en su plan DFT
JTAG debe entrar en el plan DFT cuando la placa tiene componentes compatibles con boundary scan y acceso físico insuficiente a redes digitales críticas. La señal de alerta aparece si más del 25-30 % de redes entre BGA, FPGA, CPLD, MCU o memoria queda sin punto de test viable. En esas condiciones, pedir más pads puede dañar el layout sin mejorar mucho la cobertura.
Use una regla simple: boundary scan para interconexiones digitales ocultas, ICT para mediciones paramétricas y componentes discretos, flying probe para NPI y bajo volumen, prueba funcional para comportamiento del producto. Si un bus DDR, QSPI o Ethernet no permite sondas sin afectar impedancia, boundary scan puede validar continuidad y orientación, pero la prueba funcional todavía debe confirmar rendimiento.
Para una RFQ de prototype PCB assembly, pida al proveedor una revisión DFT antes de congelar Gerbers. En una revisión de 45 minutos, normalmente se detectan conectores TAP mal ubicados, cadenas sin bypass, pines TRST flotantes o señales de reset que bloquean el modo test.
Key Result: matriz de decisión JTAG, ICT y flying probe
| Método de prueba | Mejor uso | Requisito de diseño | Cobertura típica útil | Limitación práctica | Cuándo bloquear envío |
|---|---|---|---|---|---|
| JTAG boundary scan | Interconexiones BGA/FPGA/MCU sin acceso | Dispositivos IEEE 1149.1, BSDL, TAP estable | redes digitales scan-capable | no mide analógico pasivo completo | cadena rota, IDCODE incorrecto, net digital abierta |
| ICT cama de clavos | Producción media/alta con pads accesibles | test pads, fixture, nodos controlables | resistencias, cortos, opens, programación | coste de fixture y acceso mecánico | corto de alimentación, valor fuera de tolerancia |
| Flying probe | NPI, prototipos, cambios frecuentes | CAD y puntos/pads tocables | opens, shorts, medidas básicas | tiempo por unidad alto | defecto eléctrico repetible en lote piloto |
| Rayos X | BGA, QFN, voiding y soldadura oculta | receta e interpretación definida | soldadura no visible | no prueba función eléctrica | puente, voiding crítico, bola ausente |
| Prueba funcional | Validación del producto integrado | firmware, fixture, límites eléctricos | comportamiento final | diagnóstico menos granular | consumo, comunicación o firmware fuera de límite |
| AOI/SPI | Control del proceso SMT | programa óptico y criterios | pasta, polaridad, presencia | no ve pines ocultos | polaridad, pasta insuficiente, componente ausente |
La tabla muestra el punto central: boundary scan no compite con ICT y flying probe; llena huecos que esas pruebas no pueden tocar sin comprometer layout. En placas simples de 2 capas con conectores grandes, JTAG puede sobrar. En una PCB HDI con BGA fino, puede ser la diferencia entre diagnosticar en minutos o abrir una investigación de días.
Datos de fábrica: cuándo boundary scan cambió el resultado
En la pre-serie de 240 PCBA citada al inicio, nuestra primera estrategia usó SPI, AOI, flying probe y FCT de 110 segundos. El yield inicial fue 91,7 %. Los fallos que llegaron a diagnóstico eran difíciles: equipo encendía, firmware cargaba a veces, pero Ethernet fallaba después de temperatura. X-ray no mostró puentes claros bajo el BGA.
Boundary scan aisló 7 opens en líneas entre FPGA y flash, 3 pines TDO/TDI invertidos en una variante de BOM y 1 transceptor que mantenía una línea en estado bajo por reset mal secuenciado. No inventamos esos números como benchmark universal; pertenecen a ese lote y a esa arquitectura. La señal útil para otros proyectos es el patrón: fallos digitales ocultos, intermitentes y caros de aislar.
| Métrica del lote | Sin boundary scan | Con boundary scan en DVT | Cambio observado |
|---|---|---|---|
| Unidades piloto | 240 | 240 | mismo volumen |
| Acceso físico a redes críticas | 62 % | 62 % | sin cambiar layout inicial |
| Tiempo medio de diagnóstico por fallo | 38 min | 9 min | -76 % |
| Fallos digitales ocultos detectados | 0 antes de FCT | 11 antes de FCT | +11 unidades aisladas |
| Yield final tras corrección de proceso | 91,7 % | 97,9 % | +6,2 puntos |
El cambio de yield no vino solo de comprar una licencia JTAG. Vino de corregir cadena, BSDL, reset, vector de prueba y secuencia antes de repetir producción. Esa distinción importa porque boundary scan mal preparado añade coste sin aportar evidencia.
"Cuando una línea BGA no tiene pad y tampoco queda visible en rayos X, boundary scan convierte una sospecha en una red concreta. Esa trazabilidad ahorra horas de discusión entre diseño, SMT y calidad." — Hommer Zhao, Fundador & Experto Técnico
Qué debe estar en el layout antes de fabricar
El layout debe reservar acceso TAP, control de reset, cadena documentada y estados eléctricos seguros antes de enviar los Gerbers. Un conector de 10 o 14 pines suele bastar, pero su ubicación debe permitir fixture, programación y reparación. Si el conector queda bajo un disipador o cerca de una pared de carcasa, la prueba será frágil.
Revise TCK, TMS, TDI, TDO, TRST si aplica, pull-ups, pull-downs y alimentación de referencia. Separe cadenas por dominio de tensión cuando el diseño lo justifique. En placas con varios dispositivos scan-capable, documente el orden exacto de la cadena y guarde los archivos BSDL con la revisión de BOM. Una variante de encapsulado puede cambiar el modelo y romper vectores.
La regla práctica es no sacrificar señales rápidas solo para añadir pads. En DDR, SerDes o RF, un punto de test mal colocado puede degradar impedancia. Combine impedancia controlada, boundary scan y prueba funcional en vez de forzar una cama de clavos sobre cada red.
Cuándo JTAG no es la opción correcta
JTAG no es la opción correcta si la PCBA no tiene dispositivos compatibles, si el fallo dominante es analógico o si el volumen no justifica desarrollar vectores. Una fuente con MOSFET, inductores y optoacopladores puede necesitar ICT, carga electrónica y prueba funcional más que boundary scan. Una placa de LED simple puede liberarse con AOI, prueba eléctrica y encendido controlado.
También hay límites dentro de JTAG. Si una sola cadena larga atraviesa 8 dispositivos y cualquier parte mal soldada bloquea toda la comunicación, el diagnóstico inicial puede volverse binario: cadena viva o cadena muerta. En diseños críticos conviene particionar, añadir bypass o puntos de acceso para aislar secciones.
El peor uso de boundary scan es pedirlo después de recibir una falla de campo. A veces se puede recuperar algo con el puerto de programación existente, pero la cobertura queda limitada por decisiones que ya están soldadas en cobre.
Cómo pedir boundary scan al proveedor sin ambigüedad
Una RFQ útil debe pedir análisis DFT, desarrollo de vectores, reporte de cobertura y criterio de bloqueo por número de serie. Escriba algo como: "PCBA Rev B con FPGA U12 y MCU U4, boundary scan IEEE 1149.1, IDCODE por dispositivo, prueba de interconexión FPGA-flash-Ethernet, programación QSPI, reporte CSV por serial y fallos clasificados por net". Esa frase se puede cotizar.
Evite pedir "JTAG test incluido" sin archivos. El proveedor necesita BOM, esquemático, netlist, layout, BSDL, firmware de programación si aplica y reglas de seguridad para pines que controlan motores, relés o salidas de potencia. En una orden turnkey assembly, también debe quedar claro quién mantiene vectores cuando cambia la revisión.
Para compras, el coste debe separarse en preparación y ejecución. La preparación puede tomar 1 a 5 días según complejidad; la ejecución por unidad puede ser de segundos a pocos minutos. Esa separación evita comparar una oferta seria contra otra que solo presupuestó conectar un cable JTAG.
Evolve: sustituya la frase débil en su paquete de NPI
La frase débil es "probar por JTAG si es posible". Sustitúyala por: "Incluir revisión DFT antes de layout release; confirmar dispositivos IEEE 1149.1, BSDL, cadena TAP, conectividad TDI/TDO, control de reset, alimentación de referencia, vectores de interconexión y reporte por serial". La segunda versión define trabajo real.
Otra frase débil es "ICT o flying probe según proveedor". Es mejor escribir: "flying probe para NPI hasta 50 unidades, ICT si la serie supera 500 unidades y boundary scan obligatorio si las redes bajo BGA quedan sin acceso físico mayor al 30 %". Ese umbral no es ley universal, pero obliga a conversar con datos.
La sección más débil de muchas RFQ es el cierre: "prueba funcional completa". Reemplace esa frase por límites: tensión, corriente, firmware, comunicación, tiempo, temperatura si aplica y reacción ante fallo. Boundary scan encuentra interconexión; FCT debe confirmar que el producto sirve.
"La mejor especificación de prueba no enumera herramientas. Enumera defectos que no pueden escapar: open bajo BGA, IDCODE incorrecto, firmware equivocado, consumo fuera de límite y serial sin registro." — Hommer Zhao, Fundador & Experto Técnico
Checklist antes de cerrar el diseño
Use este checklist en la revisión DFT de 30-60 minutos. Primero, marque todos los componentes con soporte boundary scan y confirme BSDL exacto. Segundo, clasifique redes sin acceso físico: alimentación, reset, buses digitales, programación, memoria y conectores externos. Tercero, decida qué etapa detecta cada defecto: AOI, rayos X, ICT, flying probe, boundary scan o FCT.
Cuarto, reserve conector TAP, fiduciales, acceso para fixture y espacio mecánico. Quinto, defina estados seguros para pines que activan cargas. Sexto, pida al proveedor un reporte de cobertura con redes cubiertas, parcialmente cubiertas y no cubiertas. Séptimo, conecte el resultado con el criterio de envío bajo aseguramiento de calidad PCBA.
Si necesita revisar una PCBA con BGA, FPGA, HDI o acceso limitado, envíe esquemático, BOM, Gerbers y objetivo de producción desde contacto. Podemos revisar si JTAG boundary scan, ICT, flying probe o una combinación de pruebas bloquea mejor los defectos antes de producir.
Referencias
FAQ
¿JTAG boundary scan reemplaza ICT en una PCBA con BGA?
No. JTAG boundary scan valida interconexiones digitales accesibles por dispositivos IEEE 1149.1, pero ICT mide resistencias, capacitores, cortos de alimentación y componentes que JTAG no ve. En una PCBA con BGA, ambos métodos pueden ser complementarios.
¿Cuándo conviene usar flying probe en vez de boundary scan?
Flying probe conviene en prototipos, NPI y series bajas de 1 a 50 unidades cuando hay pads o nodos tocables. Boundary scan conviene si las redes críticas quedan bajo BGA, FPGA o MCU scan-capable y no se pueden sondear sin dañar el layout.
¿Qué archivos necesita el proveedor para desarrollar una prueba JTAG?
El proveedor necesita esquemático, netlist, BOM, layout, archivos BSDL, orden de cadena TAP y reglas de seguridad para reset y salidas. Para programación, también necesita firmware, versión esperada y criterio de registro por número de serie.
¿Qué estándares se deben citar en un plan de prueba PCBA con JTAG?
Use IEEE 1149.1 para boundary scan, IPC-A-610 para aceptabilidad del ensamble electrónico e IPC-J-STD-001 para proceso de soldadura. Si el cliente exige cobertura de prueba documentada, añada una matriz DFT y reporte de defectos por etapa.
¿JTAG puede encontrar soldadura fría bajo un BGA?
JTAG puede detectar un open eléctrico en una red scan-capable bajo BGA, pero no describe por sí solo la geometría de la soldadura. Para voiding, puentes o bolas ausentes, combine boundary scan con rayos X y criterios visuales bajo IPC-A-610.
¿Cuánto tiempo agrega boundary scan a producción?
La ejecución puede durar desde 10 segundos hasta varios minutos por unidad, según número de dispositivos, vectores y programación. El desarrollo inicial suele tomar 1 a 5 días si BSDL, cadena y documentación están completos.
